Efficient and Scalable Cache Coherence for Many-Core Chip Multiprocessors

dc.contributor
Universidad de Murcia. Departamento de Ingeniería de la Información y las Comunicaciones
dc.contributor.author
Ros Bardisa, Alberto
dc.date.accessioned
2011-04-12T20:19:59Z
dc.date.available
2010-02-04
dc.date.issued
2009-09-24
dc.date.submitted
2010-02-04
dc.identifier.isbn
9788469299111
dc.identifier.uri
http://www.tesisenred.net/TDR-0204110-114531
dc.identifier.uri
http://hdl.handle.net/10803/10928
dc.description.abstract
La nueva tendencia para aumentar el rendimiento de los futuros<br/>computadores son los multiprocesadores en un solo chip (CMPs). Se<br/>espera que en un futuro cercano salgan al mercado CMPs con decenas de<br/>procesadores. Hoy en d�a, la mejor manera de mantener la coherencia de<br/>cache en estos sistemas es mediante los protocolos basados en<br/>directorio. Sin embargo, estos protocolos tienen dos grandes<br/>problemas: una gran sobrecarga de memoria y una alta latencia de los<br/>fallos de cache.<br/><br/>Esta tesis se ha centrado en estos problemas claves para la eficiencia<br/>y escalabilidad del CMP. En primer lugar, se ha presentado una<br/>organizaci�n de directorios escalable. En segundo lugar, se han<br/>propuesto los protocolos de coherencia directa, que evitan la<br/>indirecci�n al nodo home y, por tanto, reducen el tiempo de ejecuci�n<br/>de las aplicaciones. Por �ltimo, se ha desarrollado una pol�tica de<br/>mapeo para caches compartidas pero f�sicamente distribuidas, que<br/>reduce la latencia de acceso y garantiza una distribuci�n uniforme de<br/>los datos con el fin de reducir su tasa de fallos. Esto se traduce<br/>finalmente en un menor tiempo de ejecuci�n para las aplicaciones.
spa
dc.description.abstract
Chip multiprocessors (CMPs) constitute the new trend for increasing<br/>the performance of future computers. In the near future, chips with<br/>tens of cores will become more popular. Nowadays, directory-based<br/>protocols constitute the best alternative to keep cache coherence in<br/>large-scale systems. Nevertheless, directory-based protocols have two<br/>important issues that prevent them from achieving better scalability:<br/>the directory memory overhead and the long cache miss latencies.<br/><br/>This thesis focuses on these key issues. The first proposal is a<br/>scalable distributed directory organization that copes with the memory<br/>overhead of directory-based protocols. The second proposal presents<br/>the direct coherence protocols, which are aimed at avoiding the<br/>indirection problem of traditional directory-based protocols and,<br/>therefore, they improve applications' performance. Finally, a novel<br/>mapping policy for distributed caches is presented. This policy<br/>reduces the long access latency while lessening the number of off-chip<br/>accesses, leading to improvements in applications' execution time.
spa
dc.format.mimetype
application/pdf
dc.language.iso
eng
dc.publisher
Universidad de Murcia
dc.rights.license
ADVERTENCIA. El acceso a los contenidos de esta tesis doctoral y su utilización debe respetar los derechos de la persona autora. Puede ser utilizada para consulta o estudio personal, así como en actividades o materiales de investigación y docencia en los términos establecidos en el art. 32 del Texto Refundido de la Ley de Propiedad Intelectual (RDL 1/1996). Para otros usos se requiere la autorización previa y expresa de la persona autora. En cualquier caso, en la utilización de sus contenidos se deberá indicar de forma clara el nombre y apellidos de la persona autora y el título de la tesis doctoral. No se autoriza su reproducción u otras formas de explotación efectuadas con fines lucrativos ni su comunicación pública desde un sitio ajeno al servicio TDR. Tampoco se autoriza la presentación de su contenido en una ventana o marco ajeno a TDR (framing). Esta reserva de derechos afecta tanto al contenido de la tesis como a sus resúmenes e índices.
dc.source
TDR (Tesis Doctorales en Red)
dc.subject
directory protocols
dc.subject
scalability
dc.subject
cache coherence
dc.subject
Chip multiprocessors
dc.subject
NUCA caches
dc.subject
latencia de acceso
dc.subject
coherencia directa
dc.subject
indirecci�n
dc.subject
protocolos de directorio
dc.subject
escalabilidad
dc.subject
coherencia de cache
dc.subject
Multiprocesadores en un solo chip
dc.subject
indirection
dc.subject
direct coherence
dc.subject
access latency
dc.subject
NUCA caches
dc.subject.other
Arquitectura de computadores
dc.title
Efficient and Scalable Cache Coherence for Many-Core Chip Multiprocessors
dc.type
info:eu-repo/semantics/doctoralThesis
dc.type
info:eu-repo/semantics/publishedVersion
dc.subject.udc
004
spa
dc.contributor.authoremail
a.ros@ditec.um.es
dc.contributor.director
García Carrasco, José Manuel
dc.contributor.director
Acacio Sánchez, Manuel Eugenio
dc.rights.accessLevel
info:eu-repo/semantics/openAccess
cat
dc.identifier.dl
MU-314-2010


Documents

RosBardisa.pdf

1.794Mb PDF

This item appears in the following Collection(s)