Variabilitat depenent del temps per BTI i portadors calents en MOSFETS ultraescalats

Abstract

Durant el treball de tesi s’ha permès ampliar una línia d’investigació al grup de recerca REDEC (Reliability of Electron Device and Circuits) del Departament d’Enginyeria Electrònica de la Universitat Autònoma de Barcelona (UAB), dedicada a la fiabilitat del transistors MOSFET nanoelectrònics. En particular, en l’estudi de la degradació per Channel Hot-Carrier (CHC), Bias Temperature Instability (BTI). A més, també s’ha estudiat la variabilitat relacionada amb el procés de fabricació, així com els efectes de la degradació i variabilitat dels transistors en el funcionament de circuits electrònics. Dintre d’aquest camp, aquesta tesi s’ha centrat en l’estudi del mecanisme de degradació BTI del material de porta dels MOSFETs. En aquest cas s’ha analitzat la degradació de transistors MOSFET per CHC i BTI, estressos inhomogenis i homogenis, respectivament. Una de les característiques exclusives d’aquest mecanisme ha estat la dependència de la degradació induïda amb el temps de relaxació (temps que transcorre des que l’estrès s’atura fins que es mesura els seus efectes), realitzada per configuracions experimentals molt específiques i ajustos de la instrumentació utilitzada. Per aquest motiu, durant aquest treball s’ha implementat i optimitzat el set-up experimental necessari per a l’estrès i la caracterització dels efectes dels estressos a nivell de dispositius, tenint en compte el temps de relaxació. Aquest set-up ha estat emprat per a fer un estudi exhaustiu d’aquest mecanisme de degradació, analitzant la dependència de la variació de la tensió llindar amb els paràmetres d’estrès tals com la tensió, temperatura, temps d’estrès i temps de relaxació. A partir dels resultats obtinguts, s’ha proposat una llei empírica que permet predir el valor de la tensió llindar a les tensions a les condicions d’operació dels dispositius dins de circuits electrònics, com inversors i cel·les de memòria, amb l’objectiu de incloure-les en simuladors de circuits. La metodologia de caracterització de dispositius més simulació de circuits adoptada en aquest treball obre nova via per anàlisi de la fiabilitat de dispositius i circuits, extrapolable a altres tecnologies.

This thesis was carried out within one of the several lines of investigation of the REDEC (Reliability of Electron Device and Circuits) from Department of Electronic Engineering, located at the Universitat Autònoma de Barcelona (UAB), which marks its research activities. In particular, the influence of degradation mechanisms, Channel Hot-Carrier (CHC) and Bias Temperature Instability (BTI), was studied. Furthermore, the device level degradation with respect to the fabrication process and its influence on the electronic circuit performance was also investigated. Within this field, this thesis has been focused on the study of these degradation mechanisms with respect to the gate material. In the case, of CHC and BTI, an inhomogeneous and homogeneous stress, respectively, is analyzed. One of the exclusive features of this mechanism has been the dependence of the induced degradation as a function of the relaxation time (period of time between stop of the stress and the moment of measurement), realized by specific configurations and adjustments of the instrumentation used. For this reason, during this work the experimental set-up has been implemented and optimized for the device-level stress and characterization. This set-up has been used to make a thorough study of this degradation mechanism, analyzing the dependence of the variation of the threshold voltage based on different stress parameters, such as voltage, temperature, stress time and relaxation time. Based on the obtained results an empirical law has been proposed, which can be used to predict the threshold voltage of operating devices forming part of composite elements, such as inverters and memory cells, in order to integrate it into circuit simulations. The device characterization methodology and simulations used in this thesis opens a new way in order to analyze the devices and circuit reliability, extendable to other technologies.