TCAD study of interface traps-related variability in ultra-scaled MOSFETs

Abstract

El trabajo desarrollado en esta tesis se ha enfocado en el análisis y estudio del impacto que tienen en la variabilidad de MOSFETs ultraescalados el número y la distribución espacial de las trampas interficiales. En los estudios realizados, el número de localizaciones en las que las trampas estaban ubicadas se varió, pero siempre se mantuvo la carga total constante, definiendo diferentes densidades de trampas según el número de localizaciones analizado. Inicialmente se realizaron simulaciones en 2D de trampas interficiales situadas a lo largo del canal del transistor y se analizó su influencia en Vth. Se analizaron los casos de una sola localización, analizando la influencia de la longitud de canal y tensión de drenador, 2 y múltiples localizaciones. Posteriormente, el análisis se extendió a simulaciones en 3D, simulando trampas interficiales distribuidas a lo largo y ancho del transistor. Finalmente, se analizó el efecto de trampas interficiales no solo en Vth si no también en Ion. Para tener una visión más realista del efecto de las trampas interficiales en la variabilidad del transistor MOSFET ultrescalado, se extendió el estudio a simulaciones en 3D de un dispositivo de WxL = 50nm x 20nm. Los resultados mostraron que la localización de las trampas a lo largo del canal tiene más influencia que su posición a lo ancho del canal. Además, para el caso de considerar dos trampas, se observó que si estaban muy juntas su influencia es menor que si están suficientemente separadas. Los resultados se interpretaron en términos de cambios en el área de barrera de potencial creados según la posición de las trampas. Se simularon dispositivos con diferente número de localizaciones en posiciones aleatorias y se observó un efecto ‘turn around’ en la dependencia de Vth (valor medio) y σVth. El incremento inicial en Vth se atribuyó a un incremento del área de la barrera efectiva con el número de localizaciones. El decremento posterior observado en Vth al aumentar el número de localizaciones se atribuyó a un aumento de la probabilidad de tener trampas muy cerca unas de otras resultando en una disminución del área de la barrera, junto con el escalado en carga en cada localización. También se observó que σVth sigue la ley de Pelgrom y que la anchura del dispositivo juega un papel dominante en esta dependencia. Por otro lado, también se ha observado que la distribución espacial de trampas afecta a la corriente Ion. Los resultados mostraron que la localización de trampas a lo largo del canal influye fundamentalmente en Vth, mientras que la distribución de trampas a lo ancho del canal afecta sobre todo a Ion. Estas dependencias explican las asimetrías encontrados en las características Id-Vg de los transistores. El trabajo se podría continuar analizando el impacto de distribuciones de trampas en condiciones dinámicas, como ocurre en los mecanismos de RTN o el BTI. La principal aplicabilidad de los resultados de esta tesis se sitúa en el campo de la fiabilidad de MOSFETs ultrescalados. Las aportaciones hechas en esta tesis contribuyen a entender el efecto del número distribución espacial de trampas interficiales, que pueden originarse con mecanismos que pueden reducir la fiabilidad como Bias Temperature Instabilities (BTI), Hot Carrier Injection (HCI) o Random Telegraph Noise (RTN), en la dispersión de las características de transistores MOSFET.

The work developed in this thesis has focused on the analysis and study of the impact on the variability of ultra-scaled MOSFETs due to the number and spatial distribution of interfacial traps. In the study, the number of locations where traps were located were randomly varied, but the total charge in the entire device was always maintained constant. Initially 2D simulations of interfacial traps located along the channel of the transistor and its influence on Vth was analyzed. The analysis was started with the case of a single location, analyzing the influence of channel length and drain voltage, and the case of 2 and multiple locations were analyzed. Subsequently, the analysis was extended to 3D simulations, simulating interfacial traps distributed across the transistor. Finally, the effect of interfacial traps was analyzed not only on Vth but also on Ion. For a more realistic vison of the effect of interfacial traps variability on ultra-scaled MOSFET transistors, the study was extended to 3D simulations of a device WxL = 50nm x 20nm. The results showed that the location of traps along the channel has more influence than its position at the edge of the channel. In addition, when the case of two traps were considered, it was observed that if they were close together their influence is less than if they were sufficiently separated. The results were interpreted in terms of changes in the area of potential barrier created by the position of the traps. Devices were simulated with different number of locations at random positions and compared to the 2D results, a 'turn around' effect was observed in the dependence of Vth (mean value) and σVth. The initial increase in Vth was attributed to an increase in area of the effective barrier with the increase in the number of locations. The subsequent decrease observed in Vth with the increase in the number of locations was attributed to an increased likelihood of having traps very close to one another resulting in a decrease in the effective area of the barrier, along with the charge scaling at each location. It was also noted that σVth follows the Pelgrom’s law and that the width of the device plays a dominant role in this dependence. Furthermore, it has also been found that the spatial distribution of the traps affects the Ion. The results showed that the location of traps along the channel fundamentally influences Vth, while the distribution of traps channel along the width affects mostly Ion. These dependencies explain the asymmetries found in the Id-Vg characteristics of transistors. The work could be continued by analyzing the impact of distributions of traps in dynamic conditions, as in the mechanisms of RTN or BTI. The main applicability of the results of this thesis lies in the field of reliability of ultra-scaled MOSFETs. The contributions made in this thesis contribute to understand the effect of the number and the spatial distribution of interfacial traps that can arise with mechanisms such as Bias Temperature Instabilities (BTI), Hot Carrier Injection (HCI) or Random Telegraph Noise (RTN) that can reduce device reliability and result in the dispersion of the characteristics of MOSFETs.