On the digital design and verification of pixel detector ASICs for fast timing applications and other fields of science

Abstract

La contribución principal de esta tesis consiste en el diseño, implementación y verificación, mediante el uso de herramientas digitales, de una red de distribución de reloj para FastICpix, un detector píxel híbrido capaz de procesar fotones individualmente. Esta red distribuye una referencia temporal de baja frecuencia (decenas de MHz) a la matriz de píxeles, un reloj para el mecanismo de etiquetado temporal de la llegada de fotones. FastICpix se adapta en área y tamaño de píxel para optimizar la captura de carga eléctrica según la aplicación, y proporciona una fina resolución temporal (10 psRMS) en la detección de fotones individuales. Para cumplir estos requisitos, la red se puede escalar en área y adaptar al tamaño del píxel; y proporciona un fino ajuste de fase (resolución de 20 ps) en la distribución del reloj. Aunque el diseño que se propone no ha sido fabricado en silicio por el momento, se presentan simulaciones digitales anotadas con los retrasos de propagación asociados a las capacidades y resistencias parásitas presentes en el circuito, que ha sido implementado en el nodo de 65nm. La arquitectura seleccionada cumple con los requisitos de resolución temporal y el consumo de potencia estimado de la red no es la contribución dominante en el consumo total del chip. Se proporciona pautas para escalar este diseño al resto de geometrías contempladas en el proyecto FastICpix. Por otro lado, también se ha implementado una estructura de verificación, basada en la Metodología Universal de Verificación, para CLICTD, un sensor monolítico segmentado y chip de lectura destinado al experimento Colisionador Linear Compacto. Este chip ha sido fabricado en un proceso de imagen CMOS de 180nm modificado. La aplicación de esta verificación exhaustiva y automatizada permitió corregir pequeños errores de diseño, lo cual contribuyó a la exitosa operación del chip una vez fabricado.

La contribució principal consisteix en el disseny, implementació i verificació, mitjançant l’ús d’eines digitals, d’una xarxa de distribució de rellotge per a FastICpix, un detector píxel híbrid que processa fotons individualment. Aquesta xarxa distribueix una referència temporal de baixa freqüència (desenes de MHz) a la matriu de píxels, un rellotge que s’empra al mecanisme d’etiquetatge temporal de l’arribada de fotons. FastICpix s’adapta en àrea i mida del píxel per optimitzar la captura de càrrega elèctrica segons l’aplicació, i proporciona una fina resolució temporal (10 psRMS) en la detecció de fotons individuals. Per tal de complir aquests requisits, la xarxa es pot escalar en àrea i adaptar a la mida del píxel; i proporciona un ajustament fi de la fase (resolució de 20 ps) en la distribució del rellotge. Tot i que el disseny que es proposa no ha sigut fabricat en silici encara, es presenten simulacions digitals anotades amb els temps de propagació associats a les capacitats i resistències paràsites presents al circuit, que s’ha implementat al node de 65nm. L’arquitectura seleccionada compleix els requisits de resolució temporal i el consum de potència estimat de la xarxa no és la contribució dominant al total del consum del xip. Es proporciona pautes per escalar aquest disseny a la resta de geometries previstes al projecte FastICpix. D’altra banda, també s’ha implementat una estructura de verificació, basada en la Metodologia de Verificació Universal, per CLICTD, un sensor monolític segmentat i xip de lectura destinat al detector de silici de trajectòries per l’experiment Col·lisionador Linear Compacte. Aquest xip s’ha fabricat en un procés d’imatge CMOS de 180nm modificat. L’aplicació d’aquesta verificació exhaustiva i automatitzada va permetre corregir petits errors de disseny, la qual cosa va contribuir a l'exitosa operació del xip un cop fabricat.