A nanoscale study of MOSFETs reliability and Resistive Switching in RRAM devices

Abstract

El continuo escalado de la tecnología CMOS ha supuesto un gran reto en cuanto a la fiabilidad de dispositivos MOSFET se refiere debido al aumento del campo eléctrico en su interior, el cual ha dado lugar a la aparición de diferentes mecanismos de fallo. Entre los más importantes, destacan los que afectan al stack de puerta tales como Bias Temperature Instabilities (BTI) y channel hot carrier degradation (CHC). Por otro lado, la reversibilidad en la formación de filamentos conductores (CF) en dieléctricos de puerta ha demostrado ser una alternativa muy importante para aplicaciones de memoria no volátiles futuras, como por ejemplo la tecnología RRAM (Resistive Random Acces Memory), basada en el fenómeno de Resistive Switching (RS). Sin embargo, todavía queda por resolver numerosos retos tecnológicos, como los asociados a los electrodos, dado que el mecanismo de RS se ve fuertemente influenciado por las propiedades de sus materiales. Debido a sus excelentes propiedades, el uso de grafeno como electrodo podría ofrecer grandes ventajas. Sin embargo, la variabilidad y fiabilidad de los dispositivos basados en grafeno es todavía un tema pendiente de resolver. El objetivo de esta tesis es el estudio a la nanoescala de la fiabilidad de transistores MOSFET y del RS apra aplicaciones de memoria. Concretamente se han estudiado los siguientes tópicos. En primer lugar, se ha analizado el impacto de los estresses Bias Temperature Instability (BTI) y Channel Hot Carriers (CHC) en stacks de puerta de transistores MOSFET con CAFM. El CAFM ha demostrado que la degradación inducida durante un estrés NBTI es homogénea a lo largo del canal, mientras que el estrés CHC induce diferentes niveles de degradación, siendo mayor cerca del drenador y la fuente. En segundo lugar, se ha estudiado el impacto de estreses NBTI y CHC en MOSFETs mecánicamente estresados con SiGe en las regiones de drenador y fuente. Los resultados muestran que, aunque los dispositivos estresados mecánicamente tienen una mayor movilidad, son más sensibles a los estreses eléctricos CHC y NBTI. Este efecto se ha observado en mayor medida en dispositivos de canal corto. En los dispositivos estresados por CHC, esta mayor susceptibilidad al estrés eléctrico se ha relacionado con una densidad de defectos mayor cerca de las difusiones, de acuerdo con los datos obtenidos con CAFM. En tercer lugar, se han estudiado spots individuales a la nanoescala y a diferentes temperaturas en capas de SiON sin previo estrés eléctrico. Se han observado conmutaciones RTN entre dos estados de conductividad, que se han asociado a la captura/emisión de cargas en los defectos presentes en el dieléctrico. En cuarto lugar, se ha analizado a la nanoescala filamentos conductores (CFs) en estructuras Ni/HfO2/Si con Resistive Switching mediante CAFM. Se han observado diferencias en la conductividad del CF dependiendo del estado resistivo del dispositivo. Además, para los dos estados resistivos, la conducción a través del CF ha mostrado ser no homogénea. Finalmente, se ha estudiado las propiedades eléctricas y variabilidad de estructuras MIS capacitivas con grafeno como capa interficial entre el dieléctrico de HfO2 y el electrodo de puerta (dispositivos MGIS), así como su viabilidad como dispositivos RRAM. Se ha observado que, con la presencia de la capa interficial de grafeno, es posible medir varios ciclos de RS, mientras que en las estructuras MIS sin grafeno este comportamiento no se detectó. El análisis con CAFM ha mostrado que el grafeno evita la destrucción completa del dieléctrico durante el proceso de formación del CF, confirmando la función protectora del grafeno en estructuras MGIS.

The continuous scaling down of CMOS technology has stood for a big challenge for reliability researchers, mainly due to the persistent increase of the electric fields in nanoscale devices, which can trigger different failure mechanisms. Among them, those related to the MOSFET gate dielectric such as Bias Temperature Instabilities (BTI) and channel hot carrier degradation (CHC), have a special relevance. On the other hand, the reversibility in the conductive filaments formation in dielectrics has demonstrated to be very promising for future non-volatile memory applications, as Resistive Random Access Memory (RRAM) technology, which is based on the Resistive Switching (RS) phenomenon. However, many technological issues are still open as those related to the electrodes, since the RS mechanism is strongly influenced by the electrode properties. Due to its special properties, graphene used as electrode in RRAM devices could offer great advantages. However, the graphene-based devices still suffer reliability and variability issues. This thesis addresses a nanoscale study of MOSFETs reliability and Resistive Switching in RRAM applications. The following are the main topics of the study. First, the gate oxide of MOSFETs has been analyzed after bias temperature instability (BTI) and channel hot-carrier (CHC) stresses with CAFM. The CAFM explicitly shows that while the degradation induced along the channel by a negative BTI stress is homogeneous, after a CHC stress different degradation levels can be distinguished, being higher close to source and drain. Second, strained MOSFETs with SiGe at the source/drain regions and different channel lengths have been studied, before and after CHC and NBTI stresses. The results show that although strained devices have a larger mobility, they are more sensitive to CHC and NBTI stresses. This effect has been observed to be larger in short channel devices. In CHC stressed devices, the higher susceptibility of strained MOSFETs to the stress has been related to a larger density of defects close to the diffusions, as suggested by CAFM data. Third, a CAFM has been used to study individual leaky spots at the nanoscale and at different temperatures on as-grown SiON layers. Switching between different conduction states have been measured in the form of Random Telegraph Noise during Constant Voltage Tests, which has been related to the trapping/detrapping of single charges in the defects present in the dielectric. The measurement of current maps at different Temperatures suggests that the detected leaky sites correspond to defects, whose activation depends on Temperature and that are randomly distributed in the gate area. Fourth, conductive filaments (CFs) in Ni/HfO2/Si resistive switching structures have been analyzed at the nanoscale by means of Conductive Atomic Force Microscopy (CAFM). Differences in the CF conductivity were measured depending on the resistive state of the device. Moreover, for both resistance states, non-homogeneous conduction across the CF area is observed, in agreement with a tree-shaped CF. Finally, the electrical properties and variability of capacitive MIS structures with graphene as interfacial layer between the HfO2 dielectric and the top electrode (MGIS devices), have been studied at device level and at the nanoscale. Their feasibility as RRAM devices was also evaluated. It was observed that, when graphene is present as an intercalated layer, several resistive switching cycles can be measured meanwhile the standard MIS structures cannot be switched. CAFM analysis showed that the graphene layer prevents the complete structural damage of the material during a forming process, confirming the protective role of graphene in a MGIS structure.