A versatile framework for the statistical characterization of CMOS time-zero and time-dependent variability with array-based ICs

Abstract

Desde la invención en 1960 del transistor de efecto de campo metal-óxido-semiconductor (MOSFET por sus siglas en inglés), la industria de semiconductores no ha cesado en la creación de nuevas invenciones para reducir las dimensiones de los transistores de la escala micrométrica (< 10-μm) a las dimensiones actuales de 7-14-nm, o incluso para la creación del nuevo nódulo tecnológico de 5-nm, cuya fabricación está prevista para 2020-2021, con el objetivo de fabricar dispositivos más fiables y circuitos más avanzados, con miles de millones de transistores por chip.

Con todos los beneficios que aporta el escalado aplicado a las dimensiones de los transistores en cuanto a potencia, área y rendimiento, el hecho de aproximarse a la escala atómica acarrea el aumento de variaciones en el rendimiento intrínseco de los transistores, por lo que la fiabilidad de los dispositivos y circuitos fabricados puede verse seriamente comprometida. De esta forma, las variaciones en los parámetros de transistores fabricados, como la tensión umbral o la movilidad, así como su degradación a lo largo del tiempo, han pasado a ser un motivo de preocupación en el diseño de circuitos integrados con dispositivos nanométricos. Además, el aumento significativo en las corrientes de fuga en los transistores debidas al escalado del aislante de puerta, ha favorecido la utilización de nuevos y más complejos dieléctricos de puerta para incrementar la fiabilidad de los dispositivos, como el oxinitruro de silicio (SiON) o los aislantes de puerta de metal (HKMG). Asimismo, también han surgido dispositivos con nuevas geometrías tales como los FinFETs, FDSOI o MuGFETs para continuar con el escalado y poder tener mejor control de los efectos de canal corto.

La variabilidad en los parámetros de los transistores, estocástica por naturaleza, debe ser caracterizada de forma masiva para poder capturar aquellas variaciones con un muestreo estadístico representativo. Las fuentes de variabilidad están divididas en dos grupos: primero, la variabilidad a tiempo cero, que tiene lugar durante el proceso de fabricación y que consiste en un cambio permanente (ya sea aleatorio o sistemático) en los parámetros del dispositivo; y segundo, la variabilidad dependiente del tiempo, que tiene lugar a lo largo del tiempo cuando los dispositivos o circuitos funcionan en condiciones nominales. Esta incluye efectos transitorios como el Random Telegraph Noise, mecanismos de degradación o envejecimiento, como el Hot Carrier Injection, Bias Temperature Instability, Time Dependent Dielectric Breakdown, Stress Induced Leakage Currents, etc., pueden derivar en una degradación progresiva o en un fallo permanente.

Con el objetivo de reducir o mitigar los efectos de la variabilidad, se requieren nuevas técnicas de diseño de circuitos que tengan en cuenta el impacto combinado de la variabilidad de proceso, junto con la variabilidad dependiente del tiempo en nodos tecnológicos avanzados. Dichas técnicas emplean precisos modelos compactos basados en la caracterización estadística de dispositivos individuales. En este sentido, proporcionar una caracterización estadísticamente precisa de los efectos de la variabilidad en tecnologías CMOS modernas, ha resultado ser clave para lograr circuitos integrados verdaderamente fiables. En este sentido, esta tesis pretende contribuir a la caracterización masiva y a la estimación precisa del tiempo de vida de tecnologías nanométricas CMOS mediante el análisis exhaustivo de datos estadísticos. Para poder llevarlo a cabo, todos los inconvenientes relacionados con las técnicas convencionales de caracterización en serie basadas en obleas de silicio más comunes, que exigen meses o incluso años de caracterización ininterrumpida de dispositivos, se han solventado gracias al nuevo diseño de un circuito integrado versátil basado en una estructura matricial de transistores MOSFET, junto con el diseño de un sistema de caracterización totalmente automatizado dedicado a la caracterización estadística de transistores MOSFET en circuitos integrados.

Since the invention in 1960 of the Metal Oxide Semiconductor Field Effect Transistor (MOSFET), the CMOS semiconductor industry has invariably invented new feats to progressively reduce the minimum gate length, from the micrometer scale (< 10-μm) to the nowadays 7-14-nm gate lengths or the new 5-nm technology node predicted to be manufactured in 2020-2021, all with the aim of fabricating more reliable devices and even more advanced circuits and systems, with billions of transistors per chip.

With all the benefits that transistor size scaling brings to power, area and performance, approaching the atomic scale poses an important peril: the increase of variations of the transistor’s intrinsic performance, thus critically compromising the fundamental reliability of the fabricated devices and circuits. In this way, variations of fabricated transistor parameters, like for instance threshold voltage or mobility, as well as their degradation during circuit functionality, have become an increasing concern in nanometer integrated circuit design. Moreover, a significant increase of gate leakage current has emerged due to the scaling in the thickness of the transistor’s insulator. In this scenario, to increase performance and reliability of the fabricated devices, new and more complex stack materials have been introduced, such as Silicon oxynitride (SiON), High-K Metal gate insulators (HKMG) and new devices geometries like FinFETs, FDSOI or MuGFETs have emerged in ultra-scaled technology nodes to continue with the scaling trend and have better control of the short channel effects.

The variability in the transistor parameters, stochastic by nature, must be massively characterized to capture those variations with a representative and sound statistical sampling. Variability sources are divided in two different types: first, the time-zero variability, typically known as process variability which occurs during the fabrication process and consists in a permanent either random or systematic, shift of the device parameters; second, the time-dependent variability, which occurs during device or circuit operation over time and includes transient effects like Random Telegraph Noise, and degradation mechanisms or aging effects, like Hot Carrier Injection, Bias Temperature Instability, Time Dependent Dielectric Breakdown, Stress Induced Leakage Current, etc., which are potential sources of device and IC variability that can lead transistors to a progressive degradation or to a permanent failure.

To reduce or mitigate variability effects, novel variability-aware circuit design techniques are required to assess the combined impact of time-zero and time-dependent variability in advanced technology nodes. Variability-aware techniques utilize accurate compact models, which are based in statistical characterization of individual MOSFET devices. In this regard, providing statistically accurate characterization of TZV and TDV effects in modern CMOS technologies has, therefore, become a key step in the path towards attaining truly reliable integrated circuits. In this context, this thesis will contribute to the characterization and lifetime prediction of nanometer CMOS technologies through a thorough study of an extensive statistical data samples. To do so, issues related to typical serial characterization techniques, which require months or even years of continuous non-stop device testing, are overcome thanks to a novel and versatile array-based IC chip design in conjunction with a full-custom characterization framework. These two key elements, the IC and the framework, can effectively be utilized to statistically characterize the impact of different device variability sources in nanometer-scale MOSFETs while significantly and outstandingly reducing the required characterization time.