Digital hardware architectures for beam synchronous processing and RF of synchronization of particle accelerators

Abstract

In Particle Accelerators, the Low-Level RF (LLRF) is the control system of the RF, and in the end, of the purpose of the machine, that is the energy transfer and acceleration of particles. It implements algorithms synchronizing the RF conveying the energy to the beam and tailoring its longitudinal parameters. For this, the LLRF uses beam-related signals whose spectral content changes during the acceleration. The increase in energy results in an increase of the beam velocity, and for circular accelerators (Synchrotrons) a decrease in revolution period. This is especially relevant for Hadron machines whose injection energy is low resulting in a significant increase of their velocity before reaching relativistic speeds. Hence, the LLRF needs to continuously tune its processing to the beam; we call this technique Beam Synchronous Processing. One important task of the LLRF is the compensation of the beam-induced voltage in the accelerating cavities (Beam Loading). In the CERN SPS the regulation bandwidth must cover 5 MHz on each side of the 200 MHz RF. With a beam revolution period around 23 µs more than a hundred revolution frequency harmonics, present in the beam signal, fall in the RF sidebands. The variation in beam velocity changes the position and spacing of the harmonics in the spectrum. The large number of harmonics and their varying positions make the algorithm reconfiguration an undesirable option. To cope with this, the early digital implementations used a system clock derived from the sweeping RF. This locks the sampling and the processing to the beam, by design. This historical solution, that is still in use in several machines, is now a limiting factor for the use of modern technologies. The Thesis presents a novel Beam Synchronous Processing Architecture, using a fixed frequency clocking, and capable of treating periodic signals with known and varying fundamental frequency. The Architecture is an alternative to the burden of reconfiguration in processing algorithms; it tunes the spectrum to the processing by resampling the input data. Two Resamplers are combined in the so-called resampling sandwich. The application algorithm requiring synchronism with the input signal is placed in the middle. The key element is a novel All-Digital Farrow-based Resampler, that accepts arbitrary resampling ratios that can be modified in real-time. The hardware uses a single fixed frequency system clock, making its implementation feasible in State-Of-the-Art FPGAs, ASICs and systems such as the new uTCA platform currently being deployed in the CERN SPS LLRF system. The input and output ports of the Resampler, and all the processing within the Architecture, are synchronous to this fixed frequency clock and accept data streams whose sampling rate can be variable and modified in real time. The Architecture has been commissioned in a LLRF uTCA crate hosting the One Turn FeedBack algorithm to control a real SPS cavity. The algorithm compensates the Beam Loading. The Architecture has demonstrated its capability to track in real-time an energy ramp with an RF frequency following a linear sawtooth pattern ramped at 2.4 MHz per second. The complete uTCA implementation has successfully passed all the functional validation and qualitative tests. The Architecture suits seamless the two technological paradigm changes adopted for the new CERN SPS LLRF system; first, the instantaneous value of the RF frequency is transmitted as a numerical word (used to set the resampling ratio), via a deterministic network, the White Rabbit. And second, the reference signal is now the fixed frequency clock recovered from this network. Both paradigms benefit from the all-digital Resampler and the Beam Synchronous Architecture that fulfil the techniques and technological needs for its implementation enabling novel LLRF algorithms and solutions.

En un Acelerador de Partículas, el Low Level RF (LLRF) es el sistema de control de la RF, e implícitamente, de la transferencia de energía y aceleración de partículas, objetivo último de la máquina. El LLRF implementa algoritmos que sincronizan la transferencia de energía de RF hacia el haz, y controla sus parámetros longitudinales. Usa señales del haz, cuyo contenido espectral se modifica con la aceleración. El incremento en energía implica un incremento en velocidad del haz que, para aceleradores circulares (Sincrotrones), resulta en un decremento del periodo de revolución. Esto es relevante en aceleradores de Hadrones, en los cuales la baja energía de inyección favorece grandes incrementos de velocidad antes de alcanzar valores relativistas. El LLRF necesita por tanto sintonizar continuamente el procesado y el haz (Beam Synchronous Processing). Una misión del LLRF es la compensación de la tensión inducida por el haz en cavidades aceleradoras (Beam Loading). En el sincrotrón SPS del CERN, el ancho de banda de regulación cubre 5 MHz a cada lado de la RF (200 MHz). Con un periodo de revolución de aproximadamente 23 µs, más de cien harmónicos de la frecuencia de revolución, presentes en la señal del haz, aparecen en las bandas alrededor de la RF. La variación en velocidad del haz cambia la posición y espaciado de estos harmónicos en el espectro. Su número y posición cambiante hacen una opción poco deseable la reconfiguración en algoritmos de control. La solución histórica es un reloj de sistema derivado de la RF, por tanto variable, que liga por diseño el muestreo y procesado al haz. Aún en uso en varias máquinas, este reloj es ahora un factor limitante para el uso de nuevas tecnologías. Esta Tesis presenta una nueva Arquitectura para Tratamiento Síncrono de Señales derivadas del Haz, mediante un reloj de sistema con frecuencia fija, que posibilita el tratamiento de señales periódicas en las que el harmónico fundamental tiene una frecuencia variable y conocida. La Arquitectura es una alternativa válida al problema de reconfiguración de algoritmos de procesado; sintoniza el espectro al procesado mediante el re-muestreo de los datos. Dos Re-muestreadores (Resamplers) son combinados en el denominada sándwich de re-muestreo. El algoritmo requiriendo sincronismo con el haz, se sitúa en medio de este sándwich. El elemento clave es un novedoso Resampler digital que acepta relaciones de re-muestreo arbitrarias y modificables en tiempo real. El hardware usa un único reloj de sistema de frecuencia fija, facilitando la implementación en FPGAs, ASICs y sistemas de última generación, como los controladores uTCA en los sistemas LLRF del SPS en el CERN. Los puertos de entrada y salida del Resampler, y todo el procesado en la Arquitectura, son síncronos a este reloj, y aceptan señales con una frecuencia de muestreo variable en tiempo real.La Arquitectura ha sido implementada en un controlador uTCA de una cavidad del SPS albergando el algoritmo One Turn FeedBack. El algoritmo compensa el Beam Loading. La Arquitectura demuestra ser viable operando sintonizada a una rampa de aceleración del haz, con una RF cuya frecuencia varia linealmente a 2.4 MHz por segundo siguiendo un patrón en diente de sierra. La implementación de la Arquitectura ha pasado toda la validación funcional y test cualitativos. La Arquitectura se adapta de manera sin igual a dos cambios de paradigma tecnológico adoptados por el LLRF del SPS; primero, la distribución del valor instantáneo de la frecuencia de RF es ahora hecho mediante una palabra digital con una red determinista, White Rabbit. Y segundo, la señal de referencia es ahora un reloj con frecuencia fija extraído de esta red. La adopción de ambos paradigmas se ve beneficiada por el uso de la Arquitectura y Resampler, que satisfacen los requerimientos técnicos y tecnológicos para la implementación de nuevos algoritmos y soluciones LLRF.

Dans le monde des Accélérateurs de Particules, le Low-Level RF (LLRF) est le système de contrôle de la RF et, in-fine, du transfert d'énergie et de l'accélération des particules. Il met en oeuvre des algorithmes synchronisant la RF transférant l'énergie au faisceau et adaptant ses paramètres longitudinaux. Pour cela, le LLRF utilise des signaux liés au faisceau dont le contenu spectral est modifié par l'accélération. L'augmentation d'énergie se traduit par une augmentation de la vitesse du faisceau, et pour les accélérateurs circulaires (Synchrotrons), une diminution de la période de révolution. Cela est particulièrement pertinent pour les machines à Hadrons dont l’énergie d’injection est faible, avec la conséquence d’une augmentation significative de leur vitesse durant l’accélération. Le LLRF doit donc ajuster en permanence son traitement au faisceau ; nous appelons cette exigence Beam Synchronous Processing. Une tâche importante du LLRF est la compensation de la tension induite par le faisceau (Beam Loading). Dans le SPS au CERN, la régulation couvre 5 MHz de chaque côté de la RF (200 MHz). Avec une période de révolution autour de 23 μs, plus d'une centaine d’harmoniques de fréquence de révolution, présentes dans le spectre du faisceau, tombent dans la bande +- 5 MHz. La variation de vitesse du faisceau modifie la position et l'espacement des harmoniques dans le spectre. Le grand nombre de raies spectrales et leur position variable font de la reconfiguration de l'algorithme une option indésirable. Les solutions digitales existantes ont donc préféré changer l’horloge d’échantillonnage : Celle-ci est verrouillée sur la RF, ce qui synchronise par conception l'échantillonnage et le traitement du faisceau. Cette solution historique, toujours en usage dans plusieurs machines, est aujourd'hui un facteur limitant pour les technologies modernes. La Thèse présente une nouvelle Architecture de traitement synchrone de faisceau, utilisant une horloge fixe, et capable de traiter des signaux périodiques de fréquence fondamentale connue et possiblement variable. L'Architecture apporte une alternative au fardeau de la reconfiguration dans les algorithmes ; il ajuste le spectre au traitement en rééchantillonnant les données d'entrée. Deux Rééchantillonneurs ont été combinés dans le sandwich de rééchantillonnage. L'algorithme d'application nécessitant un synchronisme avec le signal d'entrée est placé au milieu. L'élément clé est un nouveau Ré-échantillonneur entièrement numérique basé sur une architecture Farrow, qui accepte des taux de rééchantillonnage arbitraires pouvant également être modifiés en temps réel. L’implémentation utilise une seule horloge système à fréquence fixe, ce qui rend sa mise en œuvre possible dans les FPGA, ASIC et systèmes de pointe comme la nouvelle plate-forme uTCA actuellement déployée dans le SPS du CERN. L’entrée et la sortie du Ré-échantillonneur, et tout le traitement dans l'Architecture, sont synchrones avec cette horloge et acceptent un taux d’échantillonnage variable que peut être modifiée en temps réel. L'Architecture a été déployée dans un châssis uTCA hébergeant l'algorithme One Turn FeedBack pour contrôler une véritable cavité SPS. L'algorithme compense le Beam Loading. L'Architecture a démontré sa capacité à suivre en temps réel une rampe d'énergie avec une fréquence RF suivant une modulation en dent de scie, à 2.4 MHz par seconde. L’implémentation complète sur uTCA a passé avec succès les tests de validation fonctionnelle et qualitative. L'Architecture convient parfaitement aux deux paradigmes technologiques adoptés pour le nouveau système LLRF du SPS ; premièrement, la valeur instantanée de la fréquence RF est transmise sous forme de mot numérique (qui donnera le taux de rééchantillonnage), via un réseau déterministe, le White Rabbit. Et deuxièmement, le signal de référence est maintenant l'horloge à fréquence fixe récupérée de ce réseau. La solution présentée respecte ces deux paradigmes grâce au Réchantillonneur entièrement numérique et à l'horloge fixe.