Design and Characterization of a MAPS for the CEPC Vertex Detector

Abstract

S’ha implementat un prototip de MAPS, TaichuPix, amb una compressió de dades de compressió diferent de zero i una arquitectura de lectura de drenatge de columnes, per proporcionar una lectura ràpida i una alta resolució espacial per al detector de vèrtex CEPC. Aquesta sèrie de xips inclou una cèl·lula de detecció, electrònica frontal a la matriu, lògica de lectura perifèrica i mòduls d’interfície de dades en sèrie d’alta velocitat. Té com a objectiu desenvolupar i verificar un prototip per al detector de vèrtex de referència de CEPC. A continuació es presenten els principals continguts i aspectes d’innovació de la tesi: Aquesta tesi implementa un xip prototip TaichuPix de lectura ràpida i compressió diferent de zero per al detector de vèrtex CEPC. El xip millora la velocitat de lectura a la matriu tant de parts analògiques com digitals. A la part analògica, millorant el guany del preamplificador frontal analògic, el temps màxim s’optimitza des dels pocs microsegons convencionals a menys de 400 ns, assegurant la lectura d’alta velocitat dels circuits de lectura digitals posteriors. La velocitat de lectura de la matriu millora ràpidament a la part de lectura digital gràcies a un codificador de prioritat de token ring i un enfocament basat en dades de compressió diferent de zero. El temps de lectura d’aquest prototip és unes 50 vegades més curt que la solució JadePix2 sota una matriu a gran escala amb la mateixa taxa d’èxit. L’arquitectura del xip de lectura FEI3 del detector de píxels ATLAS es millora per adaptar-lo a una mida de píxel de 25 × 25 µm2. Combina una alta resolució espacial i una lectura ràpida. La matriu de xips FEI3 utilitza la lectura basada en dades i la prioritat del testimoni per transferir dades al final de la columna. Tanmateix, la mida del píxel és de 400 × 50 µm2 i la lògica de lectura completa no es pot implementar en una àrea de 25 × 25 µm2. Per tant, es proposa una arquitectura de lectura basada en drenatge de columnes. La marca de temps no s’emmagatzema dins dels píxels, sinó al final de la columna, i la ROM que emmagatzema la informació d’èxit es canvia a una matriu de transistors MOS que codifica l’adreça directa i s’utilitza un esquema de doble columna per compartir el bus de lectura. Així, l’àrea del circuit lògic de lectura es redueix a 13,7 × 25 µm2. Es proposa una arquitectura FIFO de dos nivells per resoldre la lectura d’alta velocitat de dades d’una matriu de 1024 × 512. La lògica de lectura perifèrica ha de tenir en compte la taxa d’èxit de píxels i un temps mort acceptable. La condició més estricta donada pel CEPC CDR és complir la freqüència de lectura de 120 píxels per microsegon per xip en els esdeveniments del bosó W. Per tant, aquesta tesi estudia una lectura perifèrica digital dedicada a alta velocitat de dades. Cada columna doble es llegeix en paral·lel. Cada píxel d’èxit està codificat amb una paraula de 32 bits, i la informació de l’èxit s’emmagatzema en una columna FIFO amb una profunditat de 12 a una freqüència de rellotge de 40 MHz. A continuació, s’envia al FIFO a nivell de xip amb un rellotge de sortida de 160 MHz per aconseguir la freqüència de lectura de dades de 120 píxels/µs.

Se ha implementado un prototipo de MAPS, TaichuPix, con una arquitectura de lectura de drenaje de columna y basada en datos de compresión distinta de cero, para proporcionar una lectura rápida y una alta resolución espacial para el detector de vértices CEPC. Esta serie de chips incluye una celda de detección, electrónica frontal en matriz, lógica de lectura periférica y módulos de interfaz de datos en serie de alta velocidad. Tiene como objetivo desarrollar y verificar un prototipo para el detector de vértices de línea base de CEPC. El contenido principal y los aspectos de innovación de la tesis se presentan a continuación: Esta disertación implementa un prototipo de chip TaichuPix basado en datos de lectura rápida y compresión distinta de cero para el detector de vértices CEPC. El chip mejora la velocidad de lectura en la matriz tanto de partes analógicas como digitales. En la parte analógica, al mejorar la ganancia del preamplificador frontal analógico, el tiempo de pico se optimiza desde unos pocos microsegundos convencionales hasta menos de 400 ns, lo que garantiza la lectura de alta velocidad de los circuitos de lectura digital subsiguientes. La velocidad de lectura de matriz mejora rápidamente en la parte de lectura digital mediante un codificador de prioridad token ring y un enfoque basado en datos de compresión distinta de cero. El tiempo de lectura de este prototipo es unas 50 veces más corto que el de la solución JadePix2 en una matriz a gran escala con la misma tasa de aciertos. La arquitectura del chip de lectura FEI3 del detector de píxeles ATLAS se ha mejorado para adaptarlo a un tamaño de píxel de 25×25 µm2. Combina alta resolución espacial y lectura rápida. La matriz de chips FEI3 utiliza lectura basada en datos y prioridad de token para transferir datos al final de la columna. Sin embargo, el tamaño de píxel es de 400 × 50 µm2 y la lógica de lectura completa no se puede implementar en un área de 25 × 25 µm2. Por lo tanto, se propone una arquitectura de lectura basada en drenaje de columna. La marca de tiempo no se almacena dentro de los píxeles, sino al final de la columna, y la ROM que almacena la información de aciertos se cambia a una matriz de transistores MOS de codificación de dirección directa, y se usa un esquema de doble columna para compartir el bus de lectura. Así, el área del circuito lógico de lectura se reduce a 13,7 x 25 µm2. Se propone una arquitectura FIFO de dos niveles para resolver la lectura de alta velocidad de datos de una matriz de 1024 × 512. La lógica de lectura periférica debe considerar la tasa de aciertos de píxeles y un tiempo muerto aceptable. La condición más estricta dada por CEPC CDR es cumplir con la frecuencia de lectura de 120 píxeles por microsegundo por chip en eventos de bosones W. Por lo tanto, esta disertación estudia una lectura periférica digital dedicada de alta velocidad de datos. Cada doble columna se lee en paralelo. Cada píxel de impacto se codifica con una palabra de 32 bits y la información de impacto se almacena en una columna FIFO con una profundidad de 12 a una frecuencia de reloj de 40 MHz. Luego se envía al FIFO de nivel de chip con un reloj de salida de 160 MHz para lograr la frecuencia de lectura de datos de 120 píxeles/µs.

A MAPS prototype, TaichuPix, with non-zero compression data-driven and a column-drain readout architecture, has been implemented to provide a fast readout and high spatial resolution for the CEPC vertex detector. This series of chips includes a sensing cell, in-matrix front-end electronics, peripheral readout logic, and high-speed serial data interface modules. It is targeted to develop and verify a prototype for the baseline vertex detector of CEPC. The main content and innovation aspects of the dissertation are presented below: This dissertation implements a fast readout, non-zero compression data-driven prototype chip TaichuPix for the CEPC vertex detector. The chip improves the readout speed in the array from both analog and digital parts. In the analog part, by enhancing the gain of the analog front-end pre-amplifier, the peaking time is optimized from the conventional few microseconds to less than 400 ns, ensuring the high-speed readout of subsequent digital readout circuitry. The matrix readout speed improves rapidly in the digital readout part by a token ring priority encoder and non-zero compression data-driven approach. The readout time of this prototype is around 50 times shorter than the JadePix2 solution under a full-scale matrix with the same hit rate. The FEI3 readout chip architecture of the ATLAS pixel detector is improved to adapt it to a 25×25 µm2 pixel size. It combines high spatial resolution and fast readout. The FEI3 chip array uses data-driven readout and token priority to transfer data to the end of the column. However, the pixel size is 400×50 µm2, and the complete readout logic cannot be implemented in a 25×25 µm2 area. Therefore, a column-drain-based readout architecture is proposed. The timestamp is not stored inside the pixels but at the end of the column, and the ROM that stores the hit information is changed to a direct address encoding MOS transistor matrix, and a double-column scheme is used to share the readout bus. Thus, the area of the readout logic circuit is reduced to 13.7×25 µm2. A two-level FIFO architecture is proposed to solve the high data rate readout of a 1024×512 matrix. The peripheral readout logic needs to consider the pixel hit rate and an acceptable dead time. The most stringent condition given by the CEPC CDR is to meet the readout frequency of 120 pixels per microsecond per chip in W boson events. Therefore, this dissertation studies a dedicated high data rate digital peripheral readout. Each double-column is read out in parallel. Every hit pixel is encoded with a 32-bit word, and the hit information is buffered in a column FIFO with a depth of 12 at a clock frequency of 40 MHz. Then it is sent to the chip-level FIFO with a 160 MHz output clock to achieve the data readout frequency of 120 pixel/µs.